Страница 273 из 436
Временные диаграммы работы последовательного порта процессора ADSP-2189M, работающего в режиме приема (альтернативный режим фреймовой синхронизации), показаны на рис. 8.17.
Первый отрицательный (нисходящий) фронт сигнала SCLK, следующий после отрицательного (нисходящего) фронта сигнала RFS, синхронизирует фиксацию старшего бита данных (MSB) от АЦП во входном регистре сдвига процессора. Процесс продолжается до тех пор, пока все последовательные биты не будут поочередно приняты во входном регистре сдвига. Основные временные характеристики, на которые следует обратить внимание, это время установления последовательных данных (tSCS) и время их удержания (tSCH) по отношению к отрицательным фронтам сигнала SCLK. В случае использования процессора ADSP-2189M, эти значения равны соответственно 4 и 7 не. При использовании АЦП последнего поколения, оснащенных высокоскоростными последовательными портами, обычно не возникает трудностей в обеспечении этих характеристик даже при максимальной скорости последовательной передачи данных.
Микросхемы AD7853/AD7853L — это 12-ти разрядные АЦП, поддерживающие частоты дискретизации 100/200 кГц и работающие от однополярного источника питания напряжением от +3 В до + 5.5 В с потреблением всего 4.5 мВт (AD7853L при напряжении питания +3 В). После каждого преобразования устройство автоматически переходит в режим пониженного энергопотребления и потребляемая мощность снижается до 25 мкВт. В микросхеме AD7853/AD7853L применяется схема последовательного приближения и используется ЦАП с перераспределением зарядов (ЦАП на переключаемых конденсаторах). Наличие режима калибровки позволяет устранить погрешность смещения и скомпенсировать погрешности усиления. Структурная схема устройства показана на рис. 8.18.
Микросхема AD7853 может работать при частоте внешнего тактового генератора до 4 МГц. Для AD7853L максимальная частота ограничена значением 1.8 МГц. Временные диаграммы для AD7853L показаны на рис. 8.19.
В микросхемах AD7853/AD7853L можно конфигурировать выводы SYNC и SCLK как входы или выходы. В показанном примере генерация этих сигналов осуществляется микросхемой AD7853L. Задающий генератор сигнала синхронизации последовательного порта AD7853L работает на максимальной частоте 1.8 МГц (период 556 нс). Биты данных достоверны в течение 330 нс после появления положительных фронтов сигнала SCLK. Это позволяет получить как минимум около 330 нс для установления данных до спадающего фронта сигнала SCLK, что удовлетворяет требованию на минимальную величину tSCS в 4 не для процессора ADSP-2189М. Время удержания данных после спадающего фронта сигнала SCLK составляет приблизительно 226 нс, что тоже полностью удовлетворяет временным требованиям на величину tSCH в 7 не для процессора ADSP-2189M. Эти простые вычисления показывают, что требования, предъявляемые спецификацией процессора ADSP-2189M ко времени установления данных и сигнала RFS, а также ко времени их удержания, выполнены со значительным запасом.
На рис. 8.20 показана система, состоящая из АЦП AD7853L и процессора ADSP-2189M, функционирующая в режиме передачи данных от АЦП к DSP (альтернативный режим фреймовой синхронизации, АЦП работает в режиме "мастер"). В ПС AD7853/AD7853L имеются внутренние регистры, которые доступны для записи со стороны DSP-процессора через последовательный порт. Эти регистры используются для установки различных режимов работы АЦП AD7853/AD7853L, а также для инициализации процесса калибровки. Используемые для этого сигналы не показаны на приведенной ниже диаграмме.
Организация последовательного интерфейса между DSP-процессором и ЦАП
Организация интерфейса между последовательными портами ЦАП и процессора семейства ADSP-21xx также относительно проста и подобна рассмотренной выше реализации взаимодействия между АЦП и процессором. Далее мы не будем заново рассматривать детали, но покажем простой пример организации интерфейса.
Микросхема AD5322 представляет собой 12-разрядный сдвоенный ЦАП с частотой дискретизации 100 кГц, оснащенный последовательным входным интерфейсом. Прибор работает от однополярного источника питания с напряжением +2.5–5.5 В; структурная схема устройства показана на рис. 8.21.
Потребляемая мощность микросхемы при напряжении питания +3 В составляет 690 мкВт. В режиме пониженного энергопотребления потребляемая мощность снижается до 0.15 мкВт. Уровень гармонических искажений выходного сигнала не превышает -70 дБ относительно полной шкалы на частоте 10 кГц. Опорное напряжение для каждого ЦАП подается независимо через соответствующие выводы микросхемы (по одному на каждый ЦАП). Внешнее опорное напряжение может подаваться как через внутренние буферы, имеющиеся на соответствующих входах, так и напрямую. Выходы обоих ЦАП могут одновременно обновляться с помощью асинхронного сигнала LDAC. Устройство имеет встроенную схему формирования сигнала сброса по включению питания, гарантирующую нулевое значение сигнала на выходе ЦАП до тех пор, пока в ЦАП не будут записаны корректные данные.
Данные обычно передаются в AD5322 посредством использования входов SCLK, DIN и SYNC из последовательного порта DSP-процессора. Когда сигнал SYNC переходит в активное нулевое состояние, разрешается ввод данных в приемный регистр сдвига ЦАП. Данные фиксируются в приемном регистре сдвига микросхемы AD5322 по спадающим фронтам следующих 16 импульсов сигнала SCLK. Организация стандартного интерфейса между процессором ADSP-2189M и ЦАП AD5322 показана на рис. 8.22.
Нужно заметить, что сигнал синхронизации для AD5322 задается генератором тактового сигнала процессора ADSP-2189M. Также существует возможность внешней по отношению к AD5322 генерации сигналов SCLK и SYNC и их использования для синхронизации процессора ADSP-2189M. Последовательный интерфейс AD5322 недостаточно быстр для работы с ADSP-2189M на максимальной скорости, которую может обеспечить процессор. Однако частота сигнала синхронизации последовательного порта процессора может быть запрограммирована на соответствующую скорость, поддерживаемую быстрыми или медленными ЦАП.
Входной регистр сдвига в микросхеме AD5322 имеет разрядность 16 бит. 16-разрядное слово состоит из четырех битов управления, за которыми следуют 12 бит данных для ЦАП. Первый посылаемый бит определяет, для какого из двух имеющихся ЦАП (А или В) предназначены данные. Второй бит определяет использование буферизированного или небуферизированного режима работы входа опорного напряжения. Следующие два бита управляют режимами работы ЦАП (нормальный режим, режим пониженного энергопотребления с заземлением выходов через 1 кОм или через 100 кОм, режим пониженного энергопотребления с высокоимпедансным выходом).
Организация интерфейса между устройствами аналогового ввода-вывода, кодеками и DSP-процессорами