Страница 272 из 436
tCK = период тактового сигнала процессора (13.3 нc)
tASW = время установки процессором адреса и сигнала выбора памяти до спадающего (переднего) фронта сигнала записи = 0.25∙tCK — 3 нc (минимум)
tOW = время от момента установки данных до восходящего (заднего) фронта сигнала записи = 0.5tCK — 4 нc + (число циклов ожидания) * tCK
tDH = время удержания данных после восходящего (заднего) фронта сигнала записи = 0.25tCK — 1 нc
tWP = длительность импульса сигнала записи = 0.5∙tCK — 3 нc + (число циклов ожидания) * tCK (минимум)
Рис. 8.11
Микросхема AD5340 — это 12-ти разрядный ЦАП, работающий на частоте дискретизации 100 кГц, имеющий параллельный цифровой интерфейс. Данный АЦП питается от однополярного источника питания напряжением +2.5–5.5 В и рассеивает мощность 345 мкВт (при напряжении питания 3 В). В энергосберегающем режиме потребляемая мощность прибора снижается до 0.24 мкВт. ЦАП AD5340 имеет в своем составе выходной буферный усилитель, который способен формировать выходной сигнал в диапазоне значений от нуля до напряжения питания. В ПС AD5340 можно задействовать или отключить встроенный буфер для источника опорного напряжения. В устройстве имеется встроенная схема формирования сигнала сброса при включении питания, гарантирующая нулевое значение сигнала на выходе ЦАП до тех пор, пока в ЦАП не будут записаны корректные данные. Структурная схема ЦАП показана на рис. 8.12.
На входе прибора осуществляется двойная буферизация данных. Основные временные характеристики интерфейса между двумя устройствами (ЦАП и DSP) приведены на рис. 8.13. Спецификация временных параметров цикла записи для ADSP-2189M дается для тактовой частоты 75 МГц.
Исследование временных характеристик, изображенных на рис. 8.13, показывает, что для обеспечения совместимости по синхронизации между устройствами потребуется программирование двух циклов ожидания в процессоре ADSP-2189M. Это позволяет увеличить длительность строба записи (WR) до 30.25 нc, что превышает минимально необходимую длительность строба записи в ЦАП AD5340 (20 нc). Минимальное время установления данных в микросхеме AD5340, равное 5 нc, также перекрывается при использовании двух циклов ожидания. Упрощенная схема интерфейса между двумя устройствами показана на рис. 8.14.
Параллельные интерфейсы с другими DSP-процессорами могут быть организованы подобным образом, для чего необходимо подробное изучение временных спецификаций всех соответствующих сигналов каждого из взаимодействующих устройств.
Организация последовательного интерфейса с DSP-процессорами
DSP-процессоры, имеющие последовательные порты (например, семейство ADSP-21XX), позволяют организовать простой интерфейс с такими периферийными устройствами, как АЦП и ЦАП. Наличие последовательного порта устраняет необходимость использования больших параллельных шин для подключения АЦП и ЦАП к DSP-процессорам. Чтобы уяснить принцип последовательной передачи данных, мы рассмотрим сначала работу последовательного порта процессоров семейства ADSP-21XX.
Структурная схема одного из двух последовательных портов процессора семейства ADSP-21ХХ показана на рис. 8.15. Передающий (ТХ) и принимающий (RX) регистры последовательного порта определены на уровне синтаксиса языка ассемблера процессоров семейства ADSP-21XX и не отображаются в памяти процессора.
ОСОБЕННОСТИ РАБОТЫ ПОСЛЕДОВАТЕЛЬНОГО ПОРТА В ПРОЦЕССОРАХ СЕМЕЙСТВА ADSP-21xx
• Отдельные секции приема и передачи данных для каждого порта
• Двойная буферизация регистров приема и передачи данных
• Тактовые импульсы для последовательного обмена могут генерироваться как внутри процессора, так и поступать извне
• Сигналы синхронизации фреймов могут быть внутренними или внешними
• Длина передаваемых слов может составлять от 3 до 16 бит
• Автоматическая генерация прерываний
• Аппаратный компандер освобождает ресурс ядра процессора
Рис. 8.16
В приемной части последовательного порта сигнал фреймовой синхронизации приема (RFS) инициирует прием данных. Последовательный поток принимаемых данных (DR) от внешнего устройства (АЦП), побитно направляется в приемный регистр сдвига. Для битовой синхронизации используются спадающие фронты тактовых импульсов сигнала SCLK. После завершения приема очередного слова, оно записывается в регистр приема данных (RX), и последовательный порт генерирует запрос прерывания, по которому ядро процессора имеет возможность прочитать принятое слово из регистра (RX).
Запись в регистр передачи данных (ТХ) подготавливает последовательный порт к передаче данных. Начало передачи данных сопровождается сигналом фреймовой синхронизации передачи (TFS). Затем слово из регистра передачи данных (ТХ) записываются во внутренний передающий регистр сдвига. Данные из передающего регистра сдвига побитно посылаются на периферийное устройство (ЦАП). Для синхронизации последовательно передаваемых на внешнее устройство данных (DT) используются положительные фронты импульсов тактового сигнала SCLK. После передачи первого бита последовательный порт генерирует запрос прерывания, по которому ядро процессора может записать в регистр передачи данных новое слово, несмотря на то, что передача предыдущих данных еще не завершена.
При нормальном режиме фреймовой синхронизации сигнал фреймовой синхронизации (RFS или TFS) проверяется по нисходящему фронту тактового сигнала SCLK. Если в этот момент сигнал фреймовой синхронизации активен, то данные доступны (в режиме передачи) или данные фиксируются в приемном регистре сдвига (в режиме приема) по нисходящему фронту следующего тактового импульса сигнала SCLK. Сигнал фреймовой синхронизации не проверяется далее до окончания передачи или приема всего оставшегося слова. При альтернативном режиме фреймовой синхронизации сигнал фреймовой синхронизации устанавливается в том же самом такте сигнала SCLK, что и первый бит слова. Биты данных фиксируются по нисходящему фронту сигнала SCLK, но сигнал фреймовой синхронизации проверяется только в такте, соответствующем первому биту. Генерированный внутри сигнал фреймовой синхронизации остается в активном состоянии на все время приема или передачи последовательного слова. Альтернативный режим фреймовой синхронизации последовательного порта в процессорах семейства ADSP-21XX обычно используется для приема данных от АЦП или передачи данных на ЦАП.
Последовательные порты процессоров семейства ADSP-21XX чрезвычайно универсальны. Сигналы TFS, RFS или SCLK могут либо генерироваться встроенным генератором процессора семейства ADSP-21XX (режим master), либо поступать от внешнего источника (режим slave). Полярность этих сигналов может быть изменена программно, еще более повышая таким образом гибкость интерфейса. Порт также содержит аппаратные средства компандирования с μ- и A-характеристикой для голосовых телекоммуникационных приложений.
Организация последовательного интерфейса между DSP-процессором и АЦП