Страница 242 из 436
Основная проблема этой простой DDS-системы состоит в том, что выходная частота может быть изменена только путем изменения частоты задающего генератора или посредством перепрограммирования ПЗУ, что делает систему весьма негибкой. На практике DDS-система осуществляет эту основную функцию намного более гибким и эффективным способом, используя цифровую схему, называемую генератором с цифровым управлением (Numerically Controlled Oscillator, NCO). Блок-схема такой системы представлена на рис. 4.15.
Сердцем системы является сумматор фазы, чье содержимое обновляется однократно за каждый тактовый цикл. Каждый раз при обновлении сумматора фазы цифровое число М, сохраненное в регистре приращения фазы (delta phase register), добавляется к числу в сумматоре фазы. Предположим, что число в delta-регистре равно 00…01 и что начальное содержимое сумматора фазы равно 00…00. Сумматор фазы обновляется значением 00…01 каждый тактовый цикл. Если сумматор является 32-разрядным, для возврата сумматора фазы в состояние 00…00 требуется 232 тактовых цикла (более 4 миллиардов), после чего цикл повторяется.
Усеченное значение выходного сигнала сумматора фазы служит адресом для таблицы задания синуса (или косинуса). Каждый адрес в таблице соответствует точке синусоидального сигнала с фазой от 0° до 360°. Таблица поиска содержит информацию, соответствующую цифровой амплитуде для одного полного цикла синусоидального сигнала (в действительности, требуются только данные для 90°, потому что данные о квадранте содержатся в двух старших значащих разрядах). Таким образом, таблица отображает фазу синусоидального сигнала сумматора фазы в виде значения цифровой амплитуды, которое, в свою очередь, подается на ЦАП.
Рассмотрим случай для n = 32 и М = 1. Сумматор фазы проходит через каждое из 232 возможных значений выхода перед переполнением. Соответствующая частота выходного синусоидального сигнала равна частоте синхронизации, деленной на 232. Если М=2, то число в регистре сумматора фазы успевает дважды смениться, и выходная частота удваивается. Это можно обобщить следующим образом.
Для n-разрядного сумматора фазы (в большинстве DDS-систем значение n лежит в диапазоне от 24 до 32) существует 2N возможных значений фазы. Число М в регистре приращения фазы представляет собой величину, на которую текущее значение фазы увеличивается в каждом тактовом цикле. Если fc — частота синхронизации, то выходная частота синусоидального сигнала равна
fo = M∙fc/2n
Это уравнение известно как уравнение настройки DDS. Обратите внимание, что разрешающая способность системы по частоте равна fc/2n. Для n = 32 разрешающая способность больше, чем один к четырем миллиардам! В реальной DDS-системе не все разряды от сумматора фазы используются для выбора значения из таблицы, оставляются только первые 12–16 старших значащих разрядов (MSB), тогда как младшие разряды игнорируются. Это уменьшает размер таблицы и не ухудшает разрешающую способность по частоте. Усечение разрядности фазы только добавляет незначительное, но приемлемое количество фазового шума к окончательному выходному сигналу; тогда как большая часть выходных искажений возникает непосредственно в ЦАП.
Описанная выше базовая DDS-система представляет чрезвычайно гибкое решение с весьма высокой разрешающей способностью. Частота может быть мгновенно изменена без искажения фазы простым изменением содержимого М-регистра. Реальные DDS-системы сначала требуют выполнения последовательной или параллельной загрузки нового значения частоты во внутренний буферный регистр, который предшествует М-регистру с параллельным выходом. Это делается для минимизации числа выводов в микросхеме счетчика. После того, как новое слово будет загружено в буферный регистр, оно синхронно переносится в регистр приращения фазы, благодаря чему все разряды регистра приращения фазы одновременно изменяются. Число тактовых циклов, требуемых для загрузки регистра приращения фазы, определяет максимальную скорость, с которой можно менять выходную частоту.
DDS-система AD9850 быстродействием 125MSPS (рис. 4.16) использует 32-разрядный сумматор фазы, выход которого, перед тем как он используется для адресации в таблице, ограничивается 14-тью старшими разрядами.
На внутренний ЦАП подается окончательный выходной 10-разрядный цифровой сигнал. AD9850 позволяет модулировать выходную фазу, используя дополнительный регистр и сумматор, помещенный между выходом сумматора фазы и входом таблицы. AD9850 для управления фазой использует 5-разрядное слово, которое позволяет сдвигать фазу в сторону увеличения на 180°, 90°, 45°, 22,5°, 11,25° или на любую комбинацию из вышеперечисленных. Устройство также содержит внутренний высокоскоростной компаратор, который может быть сконфигурирован для приема отфильтрованного сигнала ЦАП, что позволяет сгенерировать выходной импульс с незначительным дрожанием фазы, пригодный для подачи на тактовый вход АЦП. Полный динамический диапазон значений тока на выходе может лежать в пределах от 10 до 20 мА при использовании одного внешнего резистора. Значение выходного напряжения составляет +1 В.
Настройка частоты (входное слово регистра приращения фазы) и значения загружаются для фазовой модуляции в AD9850 в параллельном или последовательном формате. Параллельный формат подразумевает загрузку пяти байтов. Первый байт управляет фазовой модуляцией (5 разрядов), активизацией выключения питания (1 разряд) и форматом загрузки (2 разряда). В байтах 2–5 содержится 32-разрядное слово настройки частоты. Максимальная частота обновления управляющего регистра равна 23 МГц. Последовательная загрузка AD9850 выполняется с использования 40-разрядного последовательного потока данных, загружаемого через один вывод микросхемы. Максимальная скорость (частота) обновления управляющего регистра в режиме последовательной загрузки равна 3 МГц.
Потребляемая мощность AD9850 составляет всего 380 мВт с однополярным источником питания +5 В при максимальном быстродействии 125 MSPS. Устройство выпускается в 28-контактном корпусе для поверхностного монтажа SSOP (Shrink Small Outline Package).
Analog Devices предлагает множество систем прямого цифрового синтеза (DDS) для разнообразных приложений. Семейство AD983X представляет недорогие 10-разрядные системы с частотами синхронизации до 50 MSPS. Семейство AD985x предлагает 10-разрядные и 12-разрядные системы с синхронизации до 300 MSPS и дополнительными функциями, такими, как квадратурная и фазовая модуляция, возможность режима импульсного сигнала с ЧМ и программируемые, интегрированные на кристалле умножители частоты задающего генератора.
Глава 5
Быстрое преобразование Фурье
Уолт Кестер
Дискретное преобразование Фурье
В 1807 французский математик и физик Жан Батист Жозеф Фурье представил во Французский Институт (Institut tie France) доклад о синусоидальном представлении температурных распределений. Доклад содержал спорное утверждение о том, что любой непрерывный периодический сигнал может быть представлен суммой выбранных должным образом сигналов синусоидальной формы. Среди членов комитета, занимавшихся обзором публикаций, были два известных математика — Жозеф Луи Лагранж и Пьер Симон де Лаплас. Лагранж категорически возразил против публикации на основании того, что подход Фурье неприменим к разрывным функциям, таким как сигналы прямоугольной формы. Работа Фурье была отклонена, прежде всего из-за возражения Лагранжа, и была издана после смерти Лагранжа, приблизительно пятнадцатью годами позже. Интересно, что времена Фурье совпали с важными политическими событиями: экспедициями Наполеона в Египет и попытками избежать гильотины после Французской Революции! (Эта историческая справка получена из Приложения 1, стр. 141).